La course à la miniaturisation requiert l’introduction d’architectures de transistors innovantes en remplacement des technologies conventionnelles sur substrat de silicium qui ne permettent plus de répondre aux exigences de la loi de Moore au-delà du noeud 20nm. Ainsi la technologie UTBB-FDSOI (Ultra Thin Body and Buried oxide – Fully Depleted Silicon On Insulator) permet d’améliorer notablement l’intégrité électrostatique et assure une transition progressive vers les structures 3D multigrilles qui seront nécessaires pour les noeuds sub-10nm. Ces dispositifs diffèrent des structures conventionnelles par la présence d’un oxyde enterré lié à l’utilisation de substrats SOI. Cet oxyde localisé sous le film de silicium va non seulement modifier l’électrostatique de la structure mais également introduire une nouvelle interface de type Si/SiO2 sujette à d’éventuelles dégradations. Il est donc indispensable d’un point de vue fiabilité d’évaluer l’impact de cet oxyde sur les mécanismes de dégradation Front End. Par ailleurs, la réduction des dimensions des transistors s’accompagne d’une augmentation de la variabilité qui se traduit par une dispersion accrue des paramètres électriques des transistors. En parallèle, le vieillissement de ces transistors introduit une forme additionnelle de variabilité : la variabilité temporelle, qu’il convient d’intégrer à cette composante moyenne de dégradation. Ce travail de thèse effectué au sein de STMicroelectronics est développé sur quatre chapitres, où nous nous intéressons dans le premier chapitre aux évolutions technologiques nécessaires pour passer des technologies CMOS standards (40LP, 28LP) à cette technologie UTBB-FDSOI pour le noeud 28-20nm. Puis dans le second chapitre, nous abordons la dégradation moyenne des transistors et l’impact de l’architecture sur la fiabilité des dispositifs, étudiés sur les mécanismes de dégradations à haute température sous polarisation négative (NBTI) et sur la dégradation par injections de porteurs chauds (HCI). Le troisième chapitre se concentre au niveau transistor sur la description analytique et physique de la variabilité temporelle induite par le NBTI. Enfin, cette variabilité temporelle est intégrée au niveau cellules SRAM dans le quatrième chapitre afin de prédire les distributions des tensions minimums de fonctionnement (Vmin) des mémoires SRAM.