L’industrie microélectronique tente de continuer la course à la miniaturisation dans le but de répondre à la loi de Moore, par la réalisation de nouvelles architectures de transistors proposées pour remplacer la technologie sur substrat de silicium (Si-bulk), car celle-ci ne permet plus de poursuivre la réduction des facteurs d’échelles jusqu’à des longueurs de canal de 10nm. C’est pour cette raison que l’architecture FDSOI (Fully Depleted Silicon on Insulator) a été mise au point en vue d’améliorer les performances des transistors et continuer la réduction des dimensions des transistors en deçà de 20nm. L’avantage de cette architecture par rapport à l’architecture Si-bulk est qu’elle possède une face arrière qui peut être utilisée comme une deuxième grille permettant de moduler la tension de seuil Vth du transistor. Nous avons testé en termes de performances et fiabilité deux nœuds CMOS 28nm et 14nm de structures FDSOI développées par STMicroelectronics. Pour améliorer les performances des transistors canal p (PMOS), du Germanium est introduit dans le canal (SiGe) et au niveau des sources/drain pour la technologie 14nm FDSOI. Par ailleurs, la réduction de la géométrie des transistors à ces dimensions nanométriques fait apparaitre des effets de design physique qui impactent à la fois les performances et la fiabilité des transistors.

Ce travail de recherche est développé sur quatre chapitres dont le sujet principal porte sur les performances et la fiabilité des dernières générations CMOS soumises aux mécanismes de dégradation BTI (Bias Temperature Instability) et par injections de porteurs chauds (HCI) dans les dernières technologies 28nm et 14nm FDSOI. Dans le chapitre I, nous nous intéressons à l’évolution de l’architecture du transistor qui a permis le passage des nœuds Low-Power 130-40nm sur substrat silicium à la technologie FDSOI (28nm et 14nm). Dans le chapitre II, les mécanismes de dégradation BTI et HCI des technologies 28nm et 14nm FDSOI sont étudiés et comparés avec les modèles standards utilisés. L’impact des effets de design physique (Layout) sur les paramètres électriques et la fiabilité du transistor sont traités dans le chapitre III en modélisant les contraintes induites par l’introduction du SiGe. Enfin le vieillissement et la dégradation des performances en fréquence ont été étudiés dans des circuits élémentaires de type oscillateurs en anneau (ROs), ce qui fait l’objet du chapitre IV. Une nouvelle méthode de compensation de la dégradation dans les transistors FDSOI a été proposée à l’aide de la polarisation face arrière (VB) pour améliorer la durée de vie des transistors du circuit afin d’améliorer fortement le compromis performances-fiabilité des circuits digitaux de longueurs nanométriques.