L’objectif de cette thèse est l’étude de la variabilité process des technologies CMOS récentes en faisant la conception de nouveaux moniteurs in-situ comme agent de surveillance et contrôle de la variabilité process des technologies de longueur de grille 40nm dédiées aux applications automobiles (M40). La première étape a consisté à déterminer l’état de l’art des différentes réalisations au sein des équipes de STMicroelectronics en matière des blocs de type Process Monitoring Block (PMB) pour identifier les paramètres directement et indirectement liés à la variabilité process qui n’étaient pas encore pris en compte de manière systématique. Une phase de conception a permis de réaliser et d’incorporer des PMBs pour les parties logiques et mémoires embarquées (NVM), inclus dans un nouveau test chip à base de microcontrôleur. Les blocs d’IPs – Internet (Layer) Protocol – permettent la mesure de la variabilité process des transistors haute tension de seuil (HVT) grâce à des oscillateurs en anneau composés de cellules standards (inverseurs, NAND, NOR) pour la partie logique. Différents blocs seront proposés pour établir la variabilité process sur les temps caractéristiques de fonctionnement. Quatre oscillateurs en anneau de cellules standards ont été implémentés ce qui permet de mesurer l’impact de la variabilité sur les fréquences d’oscillation, les tensions d’alimentations, les chemins critiques des blocs logiques, la mesure du temps d’accès en lecture de la mémoire non volatile, puis La mesure de chemins critiques « hybrides » (accès mémoire en lecture + logique). Nous sommes en attente de la sortie fonderie (Tape Out) de ces circuits. La dernière partie portera sur l’extension de ce principe de l’utilisation des moniteurs in-situ au contrôle de la variabilité temporelle en fonctionnement temps réel, pour établir l’impact des dérives dues au vieillissement des circuits (logique et mémoire NVM) avec l’impact de la température.