Dans la chaine de développement des circuits, une attention particulière doit être portée sur le comportement en fiabilité des dispositifs MOS comme briques de base des circuits avancés CMOS lors du développement d’une technologie. Au niveau du dispositif, les comportements des différents mécanismes de dégradation sont caractérisés. A l’opposé dans le prototype final, le produit est caractérisé dans des conditions accélérées de vieillissement, mais seuls des paramètres macroscopiques peuvent être extraits. Un des objectifs de cette thèse a été de faire le lien entre le comportement en fiabilité d’un circuit ou système et ses briques élémentaires. Le second point important a consisté à développer des solutions de tests dites ‘intelligentes’ afin d’améliorer la testabilité et le gain de place des structures, pour mettre en évidence le suivi du vieillissement des circuits et la compensation des dégradations. Une autre famille de solutions a consisté à reproduire directement dans la structure l’excitation ou la configuration réelle vue par les dispositifs ou circuits élémentaires lors de leur vie d’utilisation (lab in situ).

Ce travail de thèse effectué au sein de STMicroelectronics (Crolles) s’est développé sur cinq chapitres pour intégrer progressivement la fiabilité des dispositifs aux circuits digitaux : le premier chapitre présente les évolutions technologiques nécessaires pour passer des technologies CMOS standards (40LP, 28LP) à la technologie FDSOI pour le noeud 28nm, ainsi qu’aux mécanismes de dégradations monotones de type Bias Temperature Instability (BTI) et sous injections de porteurs chauds (HCI). Le second chapitre aborde les phénomènes de claquage d’oxyde de grille (TDDB) progressif (soft) et franc (hard) dans les transistors MOS en traitant les mécanismes physique, leur localisation, les distributions statistiques associées, en étudiant les différents modèles électriques de claquage et en développant un modèle compact. Le troisième chapitre analyse l’impact des mécanismes de dégradations BTI et HCI dans des circuits dédiés comme les oscillateurs en anneau, les buffers et des chemins de portes logiques standards pour différentes conditions AC/DC, d’activités, à haute température et pour deux technologies LP et FDSOI 28nm. Le quatrième chapitre se concentre sur l’étude du claquage d’oxyde de grille dans des matrices 8×8 d’oscillateurs en anneau (RO) et des circuits (ISCAS 432, …) composés de portes logiques où sont étudiés l’apparition et l’impact du claquage soft, en comparant ces différents exemples de circuits soumis à des contraintes à tension constante ou des rampes en tension. Enfin, le chapitre 5 développe des moniteurs in-situ pour suivre en temps réel la fiabilité des circuits sous contrainte BTI et HCI qui induisent une variabilité temporelle et une variabilité induite par le process, en considérant les résultats obtenus dans les chapitres précédents sur les circuits soumis aux dégradations BTI, HCI et de claquages.