Ce cours est une introduction au langage VHDL. L’accent est mis sur l’écriture d’un code solide, synthétisable et suffisamment de simulation pour écrire un testbench viable. Les styles de codage structurel, au niveau du transfert de registre (RTL) et sont couverts.
Le logiciel que nous avons utilisé est ModelSim XE qui est le logiciel de simulation le plus utile dans l’industrie.
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A la fin de ce cours et projet, les étudiants seront capables de :
– Mettre en œuvre la partie VHDL du codage pour la synthèse.
– identifier les différences entre les styles de codage comportemental et structurel
– distinguer le codage pour la synthèse du codage pour la simulation
– Utiliser des structures de contrôle concurrentes et séquentielles pour réguler le flux d’informations.
– Simuler une conception VHDL de base
– Écrire un testbench VHDL et identifier les constructions pour la simulation
seulement.